小数分频 [基于FPGA的一种改进型小数分频法]

　　摘要：本文在分析和比较现有小数分频方法的基础上，提出了一种改进型的累加器小数分频法，以实现更高精度的小数分频。最后利用VHDL语言在ACTIVE-HDL仿真软件下进行了仿真，仿真结果显示：dk-out与clkl023频率基本一致；每个clk-out时钟周期有48或49个dk-in时钟，达到了分频的目的。
　　关键词：FPGA；小数分频器；仿真
　　中图分类号：TN772　文献标识码：A　DOI：10.396 9，j.issn.1003-6970.2012.01.008
　　引言
　　在基于FPGA实现的通信系统中，经常需要处理各种频率的数字信号，因而也就需要有各种频率的时钟。但是在实际应用中，为每一个频率都准备一颗晶振既不经济，也没有必要。鉴于FPGA强大的可编程能力，通常会采用分频器来产生不同频率的时钟信号。
　　对于整数分频，通常采用计数器来实现，这种情况也最为简单。但是在很多情况下，我们需要的频率并不是与现有频率整数倍除的关系，这时候就需要使用小数分频。现有的小数分频方法要么设计复杂，要么精度有限。本文就是在分析现有小数分频方法的基础上，提出了一种改进型的小数分频方法，以实现控制简单且精度更高的小数分频，并利用VHDL硬件描述语言在ACTIVE-HDL仿真软件下仿真实现。
　　1小数分频的常用方法和基本原理
　　目前常用的小数分频法，有分频比交错法、累加器法和时钟处理硬核模块法(例如Xilinx公司的DCM模块)。其中，除时钟处理硬核模块法是直接调用FPGA的硬件模块外，分频比交错法和累加器法的基本原理是相同的，只是实现方法不同。下面分别对其基本原理进行简单的描述。
　　1.1时钟处理模块法
　　以Xilinx公司的数字时钟管理模块(Digital ClockManager)为例，其主要功能是对FPGA内的时钟进行管理，包括时钟的延迟、频率的合成、时钟的相位调整等。在Xilinx设计中，进入FPGA的时钟可通过DCM进行相应的时钟处理再分配到各个逻辑，通过这样的时钟方案可消除时钟分配延迟，提高时钟的质量。运用此方法的不足之处，在于输入输出时钟频率的范围受到限制，并不能实现任意的分频。并且，这种方法还要求FPGA支持DCM模块才可以，也就降低了代码的可移植性。
　　1.2分频比交错法和累加器法
　　这两种方法的基本原理是一样的，其目的是使计数器在某几个周期内多计或者少计一个或者几个数，以此来调节分频器分出的频率快慢，进而使得计数器在整个技术周期内得到一个总体平均意义上的小数分频。
　　假设已经有了频率为P的时钟，想要得到频率为Q的时钟，两者的频率之比为K，即
　　Q=P/K　(1)
　　显然，P>Q。所以，上面的式子可以展开为：
　　Q=P/K=N+R/K　(2)
　　式中，N和R为正整数。所以我们可以得到：
　　P=N*K+R　(3)
　　假设经过一段时间S，满足
　　S*P=N*K*S+RS=NM+RS
　　(4)
　　使M=K*S为整数。
　　可以看出，在时间S内，P输出S*P个脉冲，并且S*P/Q=S*K=M，是整数。所以只需要使P在M个Q的时钟周期内多输出R*S个脉冲，这样理论上就可以实现由P到Q的K倍分频。
　　并且，无论K的值是多少，我们总可以找到S，满足M=K*S为正整数。这就是分频比交错法和累加器法可以实现小数分频的基本原理。这两种方法的区别就在于，如何使P在M个Q的时钟周期内多输出R*S个脉冲的方法不同。
　　2小数分频法在FPGA中的实现
　　DCM法主要就是调用FPGA中的模块，只是一个软件工具的使用问题而已，并且不同厂商的FPGA其使用环境不尽相同，所以不再赘述。重点说明一下分频比交错法和累加器法的实现过程，并在此基础上提出改进型的小数分频方法。
　　2.1分频比交错法
　　分频比交错法一般是设计两种不同的分频器，分别为÷N和÷(N+1)，然后在一个完整的分频周期内使这两种分频器交替出现，并且尽量均匀的交替。例如，当需要进行分频系数为8.7的分频，可以10次分频为一个周期，每个周期内进行3次8分频和7次9分频。其实现方法如图1所示。
　　
　　分频比交错法的设计核心是控制逻辑，以实现不同分频的交替。特别是当分频系数的小数位数更多时，其控制逻辑将更加复杂，这时一般采用累加器法来实现小数分频。
　　2.2累加器法
　　累加器法是以累加器的模值为基数，以步长作为计数，这样就可以通过修改累加器的模值和步长，以实现任意任意精度逼近预定的分频比。累加器法的实现方法如图2所示。
　　
　　假设FPGA系统内部时钟为50M，而需要得到的时钟为1.023Mhz，其分频比为48.8458。累加器位数选择19，则模值为2。步长为STEP=[2/48.8548]=10727，其中11为取整运算。在时钟的上升沿累加器开始计数，当计数值达到2，输出分频结果。
　　因为求步长时进行了取整运算，即四舍五入，所以其结果不是精确值。由此可以看出，累加器法的设计核心是累加器位数的确定，位数越多，则精度越高；相应的资源占用也更多。
　　2.3改进型的累加器法
　　本文改进的小数分频法，就是在累加器法的基础上，建立一种模值和步长选择的新方法，来更进一步的提高小数分频的精度，并尽量不占用更多的资源。
　　考虑到K=P/Q，并参考累加器分频法，假设我们选取模值为P，则其STEP=[P/K]=Q。由于实际上没有进行四舍五入运算，分频精度没有损失，所以我们得到的是精确的小数分频。并且由于P和Q通常是有公约数的，所以并不是真的要将累加器的模值等于P的大小。例如在累加器法的例子中，P=50M，Q=1.023M，取模值为50 000，STEP=1023就可以满足要求。并且50 000只需要16位寄存器就可以实现，1023也只需要10位寄存器，所以虽然模值由于不再是2的N次方而增加了运算的资源，当其他的资源占用却有所降低。
　　3改进型累加器分频法的仿真结果
　　在ACTIVE-HDL中，按照输入时钟为50Mhz，分频出1.023Mhz的情况，使用VHDL进行了编程并进行了仿真。仿真结果图3所示，其中clk_in是输入的50Mhz时钟，clk_out是分频产生的1.023Mhz时钟，clkl023是仿真产生的标准1.023Mhz时钟。从图中可以看出，clk-out与clkl023频率基本一致；每个clk_out时钟周期有48或49个clk-in时钟，达到了分频的目的。
　　
　　4结论
　　在分析和比较现有小数分频方法的基础上，本文提出了一种改进型的累加器小数分频法。本方法实现简单，资源占用不多，精度更高，通用性更好，可移植性高，达到了实验目的，适合推广使用。

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