光学调整架电动化驱动控制系统设计【基于FPGA的AMOLED驱动控制系统设计】

　　摘 要：文章基于AMOLED的显示特点以及驱动IC的接口要求，以FPGA为核心设计了AMOLED显示的驱动控制系统，包括显示数据处理、输出时序控制等模块，并通过集成开发软件Quartus II对整个系统进行了仿真，得到了正确的仿真波形，实现了分辨率为1，280×800的AMOLED的高清晰度显示。
　　关键词： 驱动控制系统；FPGA；时序控制
　　中图分类号：TN312+.8 文献标识码：B
　　The Design of AMOLED Driving Control System Based on FPGA
　　LIU Li1， LIU Wei-dong1，2， HONG Sheng-feng2
　　（1. College of Information Science and Engineering， Ocean University of China， Qingdao Shandong 266100， China； 2. Hisense Electric Appliance Limited company， Qingdao Shandong 266071， China）
　　Abstract： Based on the OLED display characteristics and interface requirements of the driver IC， this essay designs the OLED display driver control systems， taking FPGA as the core， including data processing， the output timing control module. And the author simulates the entire system using Software Quartus II integrated development， gets correct simulation waveforms， achieving a resolution of 1，280×800 AM-OLED high-definition display.
　　Keywords： drive control system； FPGA； timing control
　　引 言
　　OLED具有自发光、超轻薄、低功耗、高对比度、无视角限制、响应速度快等显著优点，被认为是继LCD之后最有潜力的下一代显示技术。但碍于技术的不成熟，目前量产水平仅限于小尺寸屏幕。由于OLED显示器件不需要背光，其显示原理也与LCD不同，需要匹配OLED专用的驱动及控制芯片。目前阶段国内外设计OLED专用芯片的厂家还很少，这也成为了我国OLED产业发展的瓶颈问题之一。
　　在目前缺少OLED专用驱动控制芯片的环境下，本课题选用大规模现场可编程门阵列芯片（FPGA）来作为驱动控制电路平台的主控制器。目标屏为12英寸的AMOLED屏，分辨率为1，280×800，采用驱动芯片NT36553，该芯片集成了Source驱动和Gate驱动功能。由于单片NT36553芯片支持的最大分辨率为480RGB×864，因此，为实现目标屏的正常显示，需采用3片驱动芯片分区控制的方式来实现。驱动控制平台的核心器件选用Altera公司的Cyclone III系列FPGA——EP3C40F，该芯片内部容量为39，600个逻辑单元，用户可使用的I/O接口为331个，其中支持LVDS差分信号输入、输出的I/O口可达223个，支持外挂DDR存储器，满足作为本课题设计平台所需要的资源要求。
　　1 驱动系统总体方案
　　驱动系统结构框图如图1所示，主板输出的LVDS信号接到驱动控制板上，经过FPGA的处理，并按照AMOLED屏的显示驱动时序要求，正确的向驱动IC输出显示数据和控制信号，最终实现高清晰度的显示画面。
　　2 FPGA内部功能概述
　　FPGA内部功能框图如图2所示。首先，主板输出的串行LVDS信号，通过FFC线接入到驱动控制板后，将直接进入FPGA芯片，由FPGA芯片对其进行解码，将LVDS信号每个通道内7倍频于LVDS时钟信号的数据一一采样取出，转换成显示屏所需要的并行TTL电平数据信号，经过组合逻辑模块转换成标准的数字视频信号格式（VSYNC、HSYNC、DE、R[7：0]、G[7：0]、B[7：0]），然后再由“数据分配写入”模块，在行同步信号Hsync的控制下，将解码获得的一整行RGB数据写入到中间缓存RAM模块中。为了保证写入数据与读取数据的同步进行，在FPGA中开辟了两个RAM块，在同一时间段内，向一个RAM块中写入数据的同时读取另一个RAM块的数据，当下一个读写时间段到来时，再交换RAM块进行读写，从而实现了数据的无间断传输。最后按照驱动IC的时序要求，配合从RAM中读取的视频数据时序，输出驱动IC的驱动控制时序信号，使AMOLED屏能正常显示主板输出的图像信号。
　　3 FPGA内部主要功能模块的实现
　　3.1 LVDS信号接收、解码功能设计
　　该模块用于接收主板输出的LVDS信号。根据LVDS数据格式，每一个PCLK周期内含7bit数据，因此需要对接收的信号倍频采样，将LVDS内部7倍于时钟的数据取出来，并转换成一个28bit的并行数据输出给后面的功能模块。在本模块设计时，采用了DDR存储器实现对采样数据缓存。所以为实现倍频采样功能，LVDS时钟进入该功能模块后，需要接入锁相环模块进行频率和相位调整，通过锁相环模块输出一组3.5倍频时钟，并调整该时钟相位，以确保在3.5倍频时钟的每个跳变沿都能对LVDS数据实现正确采样。同时，此3.5倍频时钟也作为采样数据的串并转换移位时钟，将每次新采样的数据向左移入7bit位宽的寄存器。 　　由于LVDS信号是不间断的向7bit移位寄存器内移位输入，因此还需要使用锁相环输出一个与LVDS输入时钟同频率但不同相位的时钟信号，通过调整该时钟相位，用来将7bit移位寄存器当前的并行数据读出，以确保读取数据与LVDS时钟同相。
　　该模块内部功能框图如图3所示。
　　3.2 数字视频信号模式转换功能设计
　　一般显示屏支持的标准LVDS数据格式有两种：VESA和JEIDA格式。该功能模块用于将LVDS接收解码模块输出的28bit并行数据，按照VESA模式或JEIDA模式进行重新组合，解出Vsync、Hsync、DE、R[7：0]、G[7：0]、B[7：0]等标准数字视频输出信号。
　　3.3 数据分配、暂存写入功能设计
　　该功能模块用于接收LVDS解码后的数字视频信号，并按照驱动IC的规格，将每行1，280个有效数据分为三段（480+480+320），每段数据分别存储在三个独立的RAM空间中，以便于后端驱动控制输出模块能同时从三段RAM空间中读取显示数据实现同步输出。为实现快速不间断显示，系统设计了两块RAM空间，每块RAM空间都分成三段，每一段占有512字的存储空间，用来存储屏上三片驱动IC各自所需要的显示数据。采用乒乓操作原理，由Hsync控制T触发器翻转，每次接收到Hsync使能信号时，将更改当前一行数据所存储的RAM空间。
　　当rgb_de有效时，写存储地址寄存器会在每一个rgb_clk上升沿时进行从0开始的自加1操作。当地址寄存器内计数值小于480时，接收到的rgb_data[23：0]将被写入到当前RAM空间的第一段RAM中；当地址寄存器内计数大于等于480并且小于960时，接收到的rgb_data[23：0]将被写入到当前RAM空间的第二段RAM中；当地址寄存器内计数大于等于960时，接收到的rgb_data[23：0]将被写入到当前RAM空间的第三段RAM中。
　　该模块内部功能框图如图4所示。
　　3.4 数据读取选择功能设计
　　该功能模块用于在Hsync信号的同步下，从其中一块RAM空间中同时读取三个RAM段相同地址单元内的数据，并同步输出到屏上三片驱动IC的数据接口上。因为LVDS时钟频率约为74.25MHz，该模块的运行时钟Foutclk≥×74.25≈27.84 MHz，且驱动芯片NT36553工作频率≤30MHz，故选取RAM读取时钟in_clock为28MHz，与LVDS时钟相互独立，这样最大限度上避免了前端LVDS时钟频率变化引起的后端输出不稳定的问题。当de有效时，读存储地址寄存器会在每一个in_clock的下降沿时进行从0开始的自加1操作，直至将一块RAM空间中三个RAM段内的数据读取完毕。
　　3.5 输出时序控制功能设计
　　该模块用于产生驱动AMOLED屏上驱动IC正常显示工作所需要的时序控制信号，使AMOLED屏能正常显示主板输出的图像信号。
　　该模块采用的28MHz时钟与LVDS时钟完全独立，最大限度地降低了输出时序受到前端LVDS时钟信号变化的影响。模块内包含Vsync波形调整功能和Hsync波形调整功能，使输出的vsync_out和hsync_out波形符合屏上驱动IC的时序要求。由于本系统设计主题思想为先存储、后读取，主板输出的LVDS信号的每帧图像中的第一行数据，必须要等LVDS信号送第二行时才能读取并送驱动芯片显示。因此当LVDS输出全部800行有效数据后的下一行时，该模块才能读取第800行的图像数据并送驱动IC显示。然而这一行在LVDS的输出信号中已经没有了de_in信号，所以该模块的另一个主要功能是，针对最后一行数据补充输出一行de_out信号，以确保屏上驱动IC能接受到全部800行有效显示数据。
　　4 输出时序仿真验证
　　使用集成开发软件Quartus II对输出时序进行了仿真，仿真结果如图5所示。
　　图中，rgb-*为本课题通过LVDS解码出来的并行数据，*-output是用于输出给屏上驱动芯片的同步信号。可以看出，场同步信号Vsync与行同步信号Hsync的输出分别同步于LVDS解出的Vsync、Hsync，实现了同步信号的校正；输出使能信号de则是根据“分区驱动”的思想，按照行像素为480新生成的使能信号，满足驱动IC的时序要求。经验证，该系统可以实现目标屏的驱动控制。
　　5 结 论
　　本文介绍了由FPGA实现的AMOLED驱动控制系统，并分别对FPGA各模块的具体设计原理进行了介绍。系统利用FPGA内部存储资源，简化了驱动电路复杂的外部布线，在目前有机显示专用驱动控制IC发展不成熟的背景下，有效缩短了开发周期，节省了开发成本，降低了风险，为后续画质改善技术及AMOLED驱动控制芯片的开发打下了基础。
　　参考文献
　　[1] 夏宇闻. Verilog数字系统设计教程[M]. 北京：北京航空航天大学出版社，2008.
　　[2] 孙瑞娟. 基于FPGA的AMOLED显示屏驱动控制电路的研究与设计[D]. 江苏：南京邮电大学，2011.
　　[3] 孙 鸣. 基于有机电致发光屏（OLED）的显示系统研究及实现[D]. 上海：华东师范大学，2006.
　　作者简介：刘 丽（1987-），女，山东肥城人，在读硕士，研究方向为OLED显示与驱动技术，E-mail：liuli870824@163.com。

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